简介
当今的信号处理系统普遍需要使用混合信号器件，例如模拟数字转换器（ADC）、数字模拟转换器（DAC）以及快速信号处理器（DSP）。为了处理宽动态范围的模拟信号，高速高性能的ADC和DAC信号显得更加重要。为了在恶劣的数字环境中保持模拟信号宽动态范围和低噪声，就要使用良好的高速电路设计技术，包括适当的信号走线、去耦和接地。
在过去，“高精度，低速”电路一般被视为与所谓的“高速”电路不同。对于ADC和DAC，采样速率（对于ADC来说）和更新速率（对于DAC来说）作为划分所谓“高速”和“低速”的标准。但是，以下两个例子表明，当今大多数信号处理芯片都是真正的“高速”芯片，而且必须作为高速器件对待才能保持其高性能。例如DSP和AD/DA芯片。
所有信号处理应用的采样ADC（具有内部采样保持电路的ADC）都以相对高速的时钟进行操作。该时钟具有快速的上升和下降时间（一般为几纳秒），所以必须被视为高速器件，即使转换速率可能低。例如，一个中速12位逐次逼近（SAR）ADC却在10MHz的内部时钟上工作，而采样速率仅为500 KSPS。
Σ-Δ ADC也需要高速时钟，因为它们具有很高的过采样率。即使是高分辨率、所谓的“低频”的工业测量Σ-Δ ADC（吞吐量为10 Hz至7.5 kHz）也在5MHz或更高的时钟频率下工作，来提供24位分辨率（例如，ADI公司的AD77xx -系列）。
更复杂的是，混合信号IC具有模拟和数字两种端口，因此如何使用适当的接地技术就更加茫然。此外，混合信号IC有的具有相对较低的数字电流，而另一些具有高数字电流。许多情况下，两种类型必须区分对待，才能实现最佳接地。
数字和模拟设计工程师倾向于从不同角度对待混合信号设备，本教程的目的是总结一种通用的接地原理，可以用于大多数混合信号设备，而无需知道其内部电路的具体细节。
接地层和电源层
低阻抗、大面积接地层对于模拟电路和数字电路都是至关重要的。接地层不仅为了给高频电流（高速数字逻辑产生的）一个低阻抗返回路径，而且最大限度地减少EMI / RFI辐射。由于接地层的屏蔽作用，电路对外部EMI / RFI的敏感性也降低了。
接地层还允许使用需要可控阻抗的传输线技术（微带或带状线）来传输高速数字信号或模拟信号。
由于“母线(buss wire)”在大多数逻辑转换等效频率下具有阻抗，将其用作“地”完全不能接受。例如，#22标准导线具有约20 nH/英寸的电感。由逻辑信号产生的压摆率为10mA/ns的瞬态电流，在此频率下流经1英寸该导线将形成200 mV的无用压降：
对于具有2 V峰峰值范围的信号，此压降会转化为约10%的误差（大约3.5位精度）。即使在全数字电路中，这个误差会导致逻辑电路噪声裕量的显著下降。
图 1 ：流入模拟返回路径的数字电流产生误差电压
图1显示了数字返回电流干扰模拟返回电流（顶部图）的典型示例。接地路径的导线电感和电阻由模拟和数字电路共享，这会造成相互影响，最终产生误差。一个可能的解决方案是让数字电路电流返回路径直接流向GND REF，如底图所示。这是“星型接地”或者叫单点接地的基本原理。在包含多个高频返回路径的系统中实现真正的单点接地是很困难的，因为单独的电流返回路径导线的物理长度会引入寄生电阻和电感，这不符合高频电流的低阻抗接地原则。实际操作中，电流回路必须由大面积接地层组成，以便实现高频电流下的低阻抗接地。如果无低阻抗接地层，则几乎不可能避免上述共享阻抗，特别是在高频下。
所有集成电路接地引脚应直接连接到低阻抗接地层，从而将串联电感和电阻降至最低（意思是不要用什么IC座之类的东东）。对于高速器件，不推荐使用传统IC插槽。即使是“小尺寸”插槽，额外电感和电容也可能引入无用的共享路径，从而破坏器件性能。如果插槽必须配合DIP封装使用，例如在制作原型时，个别“引脚插槽”或“笼式插座”是可以接受的。以上引脚插槽提供封盖和无封盖两种版本（AMP产品型号5-330808-3和5-330808-6）。由于使用弹簧金属触点，确保了IC引脚具有良好的电气和机械连接。不过，反复插拔可能降低其性能。
低频和高频的去耦
每个电源在进入PC板时，应通过大容量电解电容去耦至低阻抗接地层，并且电解电容紧靠电源端子。这样可以将电源线路上的低频噪声降至最低。在每个独立的模拟级，各IC封装电源引脚需要局部仅针对高频的滤波（意思就是我们常用的104电容旁路芯片，注意不是所有情况都用100nF的。20MHz以下用100nF，频率越高电容要越小）。
图 2 ：局部高频电源滤波器通过较短的低电感路径（接地层）提供最佳滤波和去耦
图2显示了此方法，图示左侧为正确实施方案，右侧为错误实施方案。左侧示例中，典型的0.1 μF贴片陶瓷电容借助过孔直接连接到PCB背面的接地层，并通过第二个过孔连接到IC的GND引脚上。相比之下，右侧的设置不太理想，给去耦电容的接地路径增加了额外的PCB走线电感，使有效性降低。（有条件把贴片电容放在芯片背面正下方效果更好。）
所有的高速芯片（频率大于10MHz）需要类似于图2连接的旁路电容来实现好的性能。此处磁珠并非100%必要，但会增强高频噪声的隔离和去耦，通常较为有利。这里可能需要验证磁珠会不会在IC处理高电流时饱和。
请注意，对于一些磁珠，即使在饱和发生之前，一些磁珠可能已经非线性了，所以如果需要功率级以低失真输出进行工作，这也应该被检查验证。
双层和多层PCB
每个PCB至少应有完整的一层专用于接地。理想情况下，双面电路板的一面应完全用于接地层，另一面用于互连。但在实际操作中，这不可能，因为必须去除部分接地层用于信号和电源的跨越、过孔和通孔。尽管如此，还是应尽可能节约面积，至少保留75%。完成初始布局后，请仔细检查接地层，确保没有隔离的接地“孤岛”（类似死铜），因为位于接地“孤岛”内的IC接地引脚没有通向接地层的电流返回路径。另外应检查接地层的相邻大面积间有无薄弱连接，否则可能大幅降低接地层有效性。毫无疑问，自动布线技术一般不适合混合信号电路板的设计，因此强烈建议手动布线
由表面贴装IC高密度集成的系统中有大量互连，必须使用多层电路板。这样，至少一整层可专用于接地。简单的4层电路板有内部接地和电源层，外面两层用于表面贴装元件的互连。电源层和接地层彼此相邻可以提供额外的层间电容（目前没有任何分立元件可以实现层间电容的效果），有助于电源的高频去耦。大多数系统中，4层也嫌不足，还需要其他层用于信号和电源的走线。
多卡混合信号系统
在多卡系统中，降低接地阻抗的最佳方式是使用“母板”PCB作为卡间互连背板，从而为背板提供连续接地层。PCB连接器的引脚应至少有30至40%专用于接地，这些引脚应连接到背板母板上的接地层。
图 3 ：多点接地概念
最后，实现整体系统接地方案有两种可能途径：
1、背板接地层可通过多个点连接到机壳接地，从而扩散各种接地电流返回路径。该方法通常称为“多点”接地系统，如图3所示。
2、接地层可连接到单个系统“星型接地”点（一般位于电源）。
第一种方法最常用于全数字系统，但可用于混合信号系统，前提是由数字电路产生的接地电流足够低，并在大面积上扩散。PC板、背板、机壳都保持着低阻路径。但是，在地面连接到金属板机箱的地方进行良好的电气接触至关重要。这需要自攻螺钉（就是那种月拧越紧的常用尖头螺丝）和咬合垫圈。机壳材料使用阳极氧化铝（就是机壳表面镀了一层氧化铝，不导电）时必须特别小心，此时机壳表就是绝缘体了（意思此方法不可行了）。
第二种方法（“星型接地”）通常用于具有独立的模拟和数字地面系统的高速混合信号系统，并且需要进一步讨论。
分离模拟和数字接地层
在使用了大量数字电路的混合信号系统中，最好在物理上分离敏感的模拟元件与多噪声的数字元件。另外针对模拟和数字电路使用分离的接地层也很有利。避免重叠可以将两者间的容性耦合降至最低。分离的模拟和数字接地层通过母板接地层或“接地网”（由连接器接地引脚间的一连串有线互连构成），在背板上继续延伸。如图4所示，两层一直保持分离，直至回到共同的系统“星型”接地，一般位于电源端口。接地层、电源和“星型”接地间的连接应由多个总线条或宽铜织带构成，以便获得最小的电阻和电感。每个PCB上插入背对背肖特基二极管，以防止插拔卡时两个接地系统间产生意外直流电压。此电压应小于300 mV，以免损坏同时与模拟和数字接地层相连的IC。推荐使用肖特基二极管，它具有低电容和低正向压降。低电容可防止模拟与数字接地层间发生交流耦合。肖特基二极管在约300 mV时开始导电，如果预期有高电流，可能需要数个并联的二极管。某些情况下，磁珠可替代肖特基二极管，但会引入直流接地环路，在高精度系统中会很麻烦。
图 4 ：分离模拟和数字接地层
接地层阻抗必须尽可能低，直至回到系统星型接地。两个接地层间高于300 mV的直流或交流电压不仅会损坏IC，还会导致逻辑门的误触发以及可能的闭锁。
具有低数字电流的混合信号IC的接地和去耦
放大器和电压参考等敏感模拟组件始终参考并解耦合到模拟地平面。低数字电流的ADC和DAC（以及其他混合信号IC）通常应该被视为模拟器件，并且也可以接地和解耦到模拟接地层。乍看之下，这一要求似乎有些矛盾，因为转换器具有模拟和数字接口，且通常有指定为模拟接地(AGND)和数字接地(DGND)的引脚。图5中的图示有助于解释这一表面困境。
图 5 ：具有低内部数字电流的混合信号 IC 的正确接地
同时具有模拟和数字电路的IC（例如ADC或DAC）内部，地端口通常保持独立，以免将数字信号耦合至模拟电路内。图5显示了一个简单的转换器模型。将芯片焊盘连接到封装引脚难免产生线焊电感和电阻，IC设计人员对此是无能为力的，心中清楚即可。快速变化的数字电流在B点产生电压，且必然会通过杂散电容CSTRAY耦合至模拟电路的A点。此外，IC封装每个引脚间约有0.2pF的杂散电容，同样无法避免！IC设计人员的任务是排除此影响让芯片正常工作。不过，为了防止进一步耦合，AGND和DGND应通过最短的引线在外部连在一起，并接到模拟接地层。DGND连接内的任何额外阻抗将在B点产生更多数字噪声，继而使更多数字噪声通过杂散电容耦合至模拟电路。请注意，将DGND连接到数字接地层会在AGND和DGND引脚两端施加VNOISE，带来严重问题！
IC上的“DGND”名称表示此引脚连接到IC的数字地，但并不意味着此引脚必须连接到系统的数字地。
这种安排确实可能给模拟接地层注入少量数字噪声。但这些电流非常小，只要确保转换器输出不会驱动较大扇出（通常不会如此设计）就能降至最低。将转换器数字端口上的扇出降至最低，还能让转换器逻辑转换少受振铃影响，尽可能减少数字开关电流，从而降低耦合至转换器模拟端口的可能。通过插入小型有损铁氧体磁珠，如图5所示，逻辑电源引脚(VD)可进一步与模拟电源隔离。转换器的内部瞬态数字电流将在小环路内流动，从VD经去耦电容到达DGND（此路径用图中粗实线表示）。因此瞬态数字电流不会出现在外部模拟接地层上，而是局限于环路内。VD引脚去耦电容应尽可能靠近转换器安装，以便将寄生电感降至最低。这些去耦电容应为低电感陶瓷型，通常介于0.01 μF和0.1 μF之间。
小心处理ADC数字输出
将缓冲寄存器放置在转换器旁（如图5所示）不失为好办法，可将转换器数字线路与数据总线上的噪声隔离开。缓冲寄存器也有助于将转换器数字输出上的负载降至最低，同时提供数字输出与数据总线间的法拉第屏蔽。尽管许多转换器具有三态输出/输入，但此隔离寄存器依然代表着一种良好的设计方式。某些情况下，可能需要在模拟接地层上紧靠转换器输出添加额外的缓冲寄存器，以提供更好的隔离。
ADC输出与缓冲寄存器输入间的串联电阻（图5中标示为“R”）有助于将数字瞬态电流降至最低，这些电流可能影响转换器性能。电阻可将数字输出驱动器与缓冲寄存器输入的电容隔离开。此外，由串联电阻和缓冲寄存器输入电容构成的RC网络用作低通滤波器，以减缓快速边沿。
典型CMOS栅极与PCB走线和通孔结合在一起，将产生约10 pF的负载。如果无隔离电阻，1 V/ns的逻辑输出压摆率将产生10 mA的动态电流：
驱动10 pF的寄存器输入电容时，500 Ω串联电阻可将此输出电流降至最低，并产生约11 ns的上升和下降时间：
TTL型缓冲寄存器具有较高输入电容，可明显增加动态开关电流，应避免使用该类芯片。
缓冲寄存器和其他数字电路应接地并去耦至PC板的数字接地层。请注意，模拟与数字接地层间的任何噪声均可降低转换器数字接口上的噪声裕量。由于数字噪声抗扰度在数百或数千毫伏水平，因此一般不太可能有问题。模拟接地层噪声通常不高，但如果数字接地层上的噪声（相对于模拟接地层）超过数百毫伏，则应采取措施减小数字接地层阻抗，从而将数字噪声裕量保持在可接受的水平。任何情况下，两个接地层之间的电压不得超过300 mV，否则IC可能受损。
另外最好分离模拟与数字电路的电源，即使两者电压相同。模拟电源应当用于为转换器供电。如果转换器具有指定的数字电源引脚(VD)，应采用独立模拟电源供电，或者如图所示进行滤波。所有转换器电源引脚应去耦至模拟接地层，所有逻辑电路电源引脚应去耦至数字接地层，如图6所示。
图 6 ：接地和去耦点
某些情况下，不可能将VD连接到模拟电源。一些较新的高速IC可能采用+5 V电源为模拟电路供电，而采用+3 V电源为数字接口供电，以便与3 V逻辑接口。这种情况下，IC的+3 V引脚应直接去耦至模拟接地层。另外建议将铁氧体磁珠与电源走线串联，以便将引脚连接到+3 V数字逻辑电源。
采样时钟发生电路应与模拟电路同样对待，也接地并深度去耦至模拟接地层。采样时钟上的相位噪声会降低系统SNR，下文将予以讨论。
采样时钟注意事项
在高性能采样数据系统中，应使用低相位噪声振荡器产生ADC（或DAC）采样时钟，采样时钟抖动干扰模拟输入/输出信号，并提高噪声和失真的严重度。采样时钟发生器应与高噪声数字电路隔离开，同时接地并去耦至模拟接地层，与处理运算放大器和ADC一样。采样时钟抖动对ADC信噪比(SNR)的影响可用以下公式近似计算：
唯一的噪声源来自均方根采样时钟抖动tj。注意，以上公式中的f是模拟输入频率。通过简单示例可知，如果tj = 50 ps rms，f = 100 kHz，则SNR = 90 dB，相当于约15位的动态范围。时钟抖动对SNR的这一影响在教程MT-007中有详细论述。不过，在大多数高性能ADC中，内部孔径抖动与采样时钟上的抖动相比可以忽略。
理想情况下，采样时钟振荡器应参考分离接地系统中的模拟接地层。不过由于系统限制，此方法未必可行。许多情况下，采样时钟必须从数字接地层上产生的更高频率、多用途系统时钟获得，接着必须从数字接地层上的原点传递至模拟接地层上的ADC。两层之间的接地噪声直接添加到时钟信号，并产生过度抖动。抖动可造成信噪比降低，还会产生干扰谐波。
图 7 ：从数模接地层进行采样时钟分配
通过使用图7所示的小RF变压器或高速差分驱动器和接收机IC，发射采样时钟信号作为差分信号，可在某种程度上解决此问题。许多高速ADC具有差分采样时钟输入，更便于采用此方法。如果使用有源差分驱动器和接收机，应选择ECL、低电平ECL或LVDS，从而将相位抖动降至最低。在+5 V单电源系统中，ECL逻辑可连接在地与+5 V (PECL)电源之间，并将输出交流耦合至ADC采样时钟输入。不管是哪种情况，原始主系统时钟必须从低相位噪声振荡器产生，而不是DSP、微处理器或微控制器的时钟输出。
为了便于系统时钟管理，ADI公司提供一系列时钟产生和分配产品和全套锁相环(PLL)方案。
混合信号接地混淆的起源：将单卡接地概念应用于多卡系统
大多数ADC、DAC和其他混合信号器件数据手册是针对单个PCB讨论接地，通常是制造商自己的评估板。将这些原理应用于多卡或多ADC/DAC系统时，就会让人感觉困惑茫然。通常建议将PCB接地层分为模拟层和数字层。另外建议将转换器的AGND和DGND引脚连接在一起，并且在同一点连接模拟接地层和数字接地层，如图8所示。这样就基本在混合信号器件上产生了系统“星型”接地。
图 8 ：混合信号 IC 接地 ：单个 PC 板（典型评估 / 测试板）
所有高噪声数字电流通过数字电源流入数字接地层，再返回数字电源；与电路板敏感的模拟部分隔离开。系统星型接地结构出现在混合信号器件中模拟和数字接地层连接在一起的位置。该方法一般用于具有单个PCB和单个ADC/DAC的简单系统，通常不适合多卡混合信号系统。在不同PCB（或适用情况的相同PCB）上具有数个ADC或DAC的系统中，模拟和数字接地层在数个点连接，使得建立接地环路成为可能，而单点“星型”接地系统则不可能。鉴于以上原因，单点接地方法不适用于多卡系统，上述方法应当用于具有低数字电流的混合信号IC。
多卡系统中具有低数字电流的混合信号器件的接地
图9总结了上述具有低数字电流的混合信号器件的接地方法。由于小数字瞬态电流流入去耦电容VD与DGND（显示为粗实线）间的小环路，模拟接地层未被破坏。混合信号器件适合作为模拟元件的所有应用。接地层间的噪声VN会降低数字接口上的噪声裕量，但如果使用低阻抗数字接地层保持在300 mV以下，且一直回到系统星型接地，则一般无不利影响。
图 9 ：具有低内部数字电流的混合信号 IC 的接地 ：多个 PC 板
不过，Σ-Δ型ADC、编解码器和DSP等具有片内模拟功能的混合信号器件数字化集成度越来越高。再加上其他数字电路，使数字电流和噪声越来越大。例如，Σ-Δ型ADC或DAC含有复杂的数字滤波器，会大量增加器件内的数字电流。上述方法依靠VD与DGND间的去耦电容，将数字瞬态电流隔离在小环路内。此处，如果数字电流太大，且具有直流或低频成分，去耦电容可能因过大而变得不可行。在VD与DGND间的环路外流动的任何数字电流必须流经模拟接地层。这可能会降低性能，特别是在高分辨率系统中。
多大的数字电流流经模拟地会变得不可接受，这很难预测。目前我们只能推荐可能效果较好的替代方案。
多卡系统中具有高数字电流的混合信号器件的接地
图10中显示了适合高数字电流混合信号器件的替代接地方法。混合信号器件的AGND连接到模拟接地层，而DGND连接到数字接地层。数字电流与模拟接地层隔离开，但两个接地层之间的噪声直接施加于器件的AGND与DGND引脚间。为了成功实施本方法，混合信号器件内的模拟和数字电路必须充分隔离。AGND与DGND引脚间的噪声不得过大，以免降低内部噪声裕量或损坏内部模拟电路。
图 10 ：具有高数字电流的混合信号 IC 的替代接地法 ：多个 PC 板
图10所示可选用连接模拟和数字接地层的肖特基二极管（背对背）或铁氧体磁珠连接模拟地和数字地。肖特基二极管可防止两层两端产生大的直流电压或低频电压尖峰。如果这些电压超过300 mV，由于是直接出现在AGND与DGND引脚之间，可能会损坏混合信号IC。作为背对背肖特基二极管的备选器件，铁氧体磁珠可在两层间提供直流连接，但在高于数MHz的频率下，由于铁氧体磁珠变为电阻，会导致隔离。这可以保护IC不受AGND与DGND间直流电压的影响，但铁氧体磁珠提供的直流连接可能引入无用的直流接地环路，因此可能不适合高分辨率系统。
AGND与DGND引脚在具有高数字电流的特殊IC内分离时，必要时应设法将其连接在一起。通过跳线或带线，可以尝试两种方法，看看哪一种提供最佳的系统整体性能。
接地总结
没有单一的一种接地方法能始终保证100%最佳性能！本节根据所考虑的特定混合信号器件的特性提出了几种可能的选项。但在实施初始PC板布局时，提供尽可能多的选项会很有帮助。（比如设置一些连接点，实验时测试连接上和断开对系统的影响）
PC板必须至少有一层专用于接地层！初始绘制电路板布局时就要保证非重叠的模拟和数字接地层，如果需要，应在多个位置提供焊盘和过孔，以便安装背对背肖特基二极管或铁氧体磁珠。提供焊盘和过孔也极为重要，需要时可以使用跳线将模拟和数字接地层连接在一起。目前，预测“多点”（单一接地层）还是“星型”接地（分离模拟和数字接地层）方法能提供最佳整体系统性能还很困难；因此，可能需要使用跳线对最终PC板做一些实验。
如果感觉没有信心，最好先分离模拟和数字接地层，以后再用跳线连接，而不要一开始就使用单一接地层，随后又尝试分离！
混合信号系统的一些通用的PC板布局指南
很显然，仔细斟酌系统布局并防止不同信号彼此干扰，可以将噪声降至最低。高电平模拟信号应与低电平模拟信号隔离开，两者均应远离数字信号。我们曾经在波形采样和重建系统中发现，采样时钟（数字信号）与模拟信号一样易受噪声影响，同时与数字信号一样易于产生噪声，因此必须与模拟和数字系统都隔离开。如果在时钟分配中使用时钟驱动器封装，应仅有一个频率时钟通过单个封装。在相同封装内的不同频率时钟间共享驱动器将产生过度抖动和串扰，并降低性能。
在敏感信号穿过的地方，接地层可发挥屏蔽作用。图11显示了数据采集电路板的良好布局，其中所有敏感区域彼此隔离开，且信号路径尽量短。虽然实际布局不太可能如此整洁，但基本原则仍然适用。
图 11 ：在 PCB 布局中应将模拟和数字电路分开
执行信号和电源连接时有许多要点需要考虑。首先，连接器是系统中所有信号传输线必须并行的几个位置之一，因此它们必须与接地引脚分开（形成法拉第屏蔽），以减少其间的耦合。
进行信号和电源连接时需要考虑许多要点。首先，连接器是系统中所有信号传输线必须并行的几个位置之一，因此它们必须用接地引脚分开（形成法拉第屏蔽），以减少其间的耦合。（解释一下这一段，连接器指的就是那种FPC排线一类的东东，这些信号中所有信号都是平行连接的，每隔一个信号线定义一个地线可以很好的隔离信号之间的干扰）
多接地引脚非常重要还有另一原因：可以降低电路板与背板间结点的接地阻抗。对于新电路板，PCB连接器单一引脚的接触电阻很低（10 mΩ水平），随着电路板变旧，接触电阻可能升高，电路板性能会受影响。因此通过分配额外PCB连接器引脚来增加接地连接很有必要（PCB连接器上所有引脚中约30至40%应为接地引脚）。出于同样的理由，每个电源连接应有数个引脚，当然数量不必像接地引脚一样多。
ADI公司和其他高性能混合信号IC制造商提供评估板来协助客户进行初始评估和布局。ADC评估板一般包含片上低抖动采样时钟振荡器、输出寄存器和适当的电源和信号连接器。另外还有额外的支持电路，例如ADC输入缓冲放大器和外部基准电压。
评估板布局已针对接地、去耦和信号路径进行优化，可用作系统内ADC PC板布局的模型。实际评估板布局通常由ADC制造商以电脑CAD文件形式（Gerber文件）提供。许多情况下，器件数据手册都会提供各层的布局。
声明：本文转载自网络，如涉及作品内容、版权和其它问题，请于联系工作人员微，我们将在第一时间和您对接删除处理!
